1. 과거 산업 구조 – 전공정의 지배와 후공정의 저평가

과거 반도체 가치사슬에서는 전공정(프론트엔드)이 거의 모든 부가가치를 차지했습니다. 미세 공정을 구현하는 팹(fab) 단계는 첨단 장비와 고숙련 인력이 필요했고, 웨이퍼 제조 공정 자체가 막대한 비용을 수반했기 때문입니다[1]. 반면 후공정(백엔드)인 패키징·테스트는 비교적 단순한 조립 과정으로 인식되었고, 값싼 기존 장비로도 수행이 가능했습니다[2]. 실제로 과거에는 후공정 서비스의 비용이 완제품 반도체 원가의 약 15%에 불과했고, 공정도 노동집약적이라 다수의 저숙련 인력이 투입되는 영역이었습니다[1]. 기업 경영진의 관심과 투자도 당연히 비용과 수익의 대부분이 집중된 전공정에 쏠릴 수밖에 없었습니다.

이러한 구조 때문에 투자자들도 오랫동안 패키징 등 후공정 업체들을 ‘코스트 센터’로 취급하며 낮은 가치로 평가해왔습니다. 후공정 전문 기업(OSAT)은 주로 IDM이나 팹리스의 하청을 받아 저임금을 앞세워 경쟁했고, 영업이익률도 극히 낮았습니다[3]. 실제 OSAT 비즈니스 모델은 박리다매와 대규모 설비투자가 특징이어서 마진이 박한 구조였고, 매년 고객사로부터 2~5%씩 가격 인하 압력을 받는 등 희생을 강요받았습니다[2][3]. 요약하면, 과거 반도체 산업에서는 전공정 미세화 기술이 성능과 가치의 원천이었고, 후공정은 특별한 기술 차별화 없이 비용을 최소화해야 하는 단순 조립 단계로 여겨졌던 것입니다.

2. 미세공정 한계로 인한 구조적 전환

오늘날 미세공정(Moore’s Law) 축소 중심 모델이 한계에 직면하면서 산업 구조에 단절이 발생하고 있습니다. 주요 한계를 살펴보면:

· 비용 한계: 공정 미세화에 따른 칩당 비용이 더 이상 하락하지 않고 오히려 급등하고 있습니다. 28nm 노드 이후로 트랜지스터당 비용 감소가 정체되었고, 최신 3nm에서는 트랜지스터 단가가 2011년 수준으로 역주행했습니다[4]. 3nm 웨이퍼 한 장 가격이 $2만에 달하고 2nm는$3만을 넘길 전망이며, 차세대 노드로 갈수록 경제적 효율이 악화되고 있습니다[5][6].

· 수율 한계: 회로 패턴이 원자 수준에 근접하면서 초기 수율 확보가 어려워지고 있습니다. 선폭이 미세해질수록 결함 민감도가 높아져 대형 칩의 경우 5nm대에서 초기 양품률이 60% 수준까지 떨어졌고, 노드가 진화할수록 수율 개선에 더 긴 시간이 필요해졌습니다[7]. 한마디로, 최신 공정으로 갈수록 수율 저하로 인한 손실이 커져 웨이퍼 투입 대비 생산되는 정상 칩 수가 줄어듭니다.

· 전력 한계: 미세화로 트랜지스터 집적도는 높아졌지만 Dennard Scaling 법칙이 2000년대 중반에 한계에 부딪혔습니다. 90nm 세대 전후로 전력 밀도가 폭증하면서 칩을 충분히 냉각시키지 못하는 “파워 월(power wall)”에 봉착했고, 더 이상 클럭을 높이거나 전압을 유지한 채로 트랜지스터를 늘릴 수 없게 되었습니다[8]. 그 결과 동작 주파수를 올려 성능을 향상시키는 전략은 멈추고, 동일 전력에서 더 많은 연산을 하는 데에 집중하게 되었습니다.

· 발열 한계: 전력밀도 증가에 따라 발열 문제도 심각해졌습니다. 칩 면적당 발생하는 열이 커져 기존 패키지와 공랭 방식만으로는 발열을 처리하기 어려워졌고, 고성능 칩일수록 방열 솔루션이 성능의 제약 요소로 부상했습니다. 열 문제를 완화하지 못하면 신뢰성 저하와 성능 쓰로틀링이 발생하므로, 단순 미세공정만으로는 발열 한계를 넘어서기 어려운 상황입니다.

위와 같은 물리적·경제적 한계로 인해, 지난 수십 년간 반도체 성능 향상의 주축이었던 “공정 미세화 중심 성장 모델”이 붕괴하고 있습니다. 더 이상 공정 축소만으로는 과거와 같은 비용 대비 성능개선을 달성하기 어려워지자, 반도체 산업의 혁신 방향이 근본적으로 바뀌고 있습니다[9]. 성능 향상의 중심이 공정(Process)에서 아키텍처(Architecture)로 이동하고 있는데, 이는 칩 설계를 여러 칩으로 분할하거나 새로운 패키징을 통해 시스템 수준에서 성능을 끌어올리는 방향입니다[10]. 즉, 단일 칩 내 트랜지스터 증가라는 종전 공식을 벗어나 여러 칩을 효과적으로 결합하는 방식으로 성능과 기능을 향상시키는 새로운 패러다임이 도래한 것입니다[9]. 공정 미세화의 한계를 회피하고자 이제는 공정+설계+패키징을 아우르는 총체적 시스템 혁신이 반도체 발전을 견인하고 있습니다.

3. 패키징의 부상 – “선택”이 아닌 “필수”가 된 이유

이러한 변화 속에서 첨단 패키징 기술들은 더 이상 선택적 옵션이 아니라 반드시 필요한 필수 요소로 부상했습니다. Chiplet(칩렛) 구조나 2.5D/3D 적층, Fan-Out 등 기술이 등장한 것은 필연적인 수순이었습니다. 단일 다이에 모든 기능을 집적하는 모놀리식 설계는 위에서 언급한 레티클 크기 한계와 수율 문제로 인해 경제성이 악화되었습니다[11]. 칩이 커질수록 수율이 급격히 떨어지고 생산비용이 기하급수적으로 늘어나므로, 기능을 분할해 여러 작은 다이로 만든 후 패키지 단계에서 연결하는 칩렛 방식이 대두된 것입니다[12]. 이처럼 등장한 칩렛, 2.5D/3D 적층, 팬아웃 웨이퍼레벨 패키징 기술들은 고성능을 위한 사실상 유일한 해결책이 되었습니다[9].

중요한 점은, 이러한 멀티 다이 집적 기술은 패키징 없이는 성립 불가능하다는 것입니다. 칩렛 아키텍처든 HBM 메모리와 GPU의 2.5D 인터포저 결합이든, 모두 서로 다른 칩들을 하나의 패키지로 정밀하게 연결해야 의미가 있습니다. 예컨대 TSV 실리콘 인터포저를 통한 2.5D 패키징(CoWoS 등)이 없다면, 최신 AI 가속기 칩에 필요한 대용량 고대역폭 메모리(HBM)를 가까이에 붙여 사용할 수 없습니다[13]. 또한 3D 적층(예: 로직 위에 메모리 다이 적층)도 미세 피치로 칩 간 전기적 연결을 해야 하므로 첨단 패키징 공정(마이크로범프, 혼합본딩 등)이 필수입니다. 팬아웃 패키징 역시 기판 없이 다이를 재배선층(RDL)으로 연결하는 고밀도 패키징 기술로서, SoC 칩의 입출력 단자를 늘리고 두께를 줄이기 위한 현대적 대안입니다. 이처럼 오늘날 등장한 혁신 기술들은 모두 패키지 수준의 구현 기술을 전제로 합니다[14].

결과적으로, 패키징은 더 이상 단순 조립 단계가 아닌 시스템 성능을 좌우하는 핵심 공정으로 격상되었습니다. 여러 칩을 한데 묶는 패키징 구조에 따라 신호 지연과 대역폭, 전력효율이 결정되고, 열 관리 성능도 크게 달라집니다. 실제 첨단 패키징을 활용하면 칩 간 신호선을 짧게 유지해 고속·고신뢰 전달이 가능하고, 칩을 가까이 붙여 담을 수 있어 작은 폼팩터에 기능을 극대화할 수 있으며 발열과 전력효율도 향상됩니다[15]. 반면 구식 패키징(예: 와이어 본딩+적층기판)은 한계가 뚜렷해 고밀도 다중칩 통합에는 부적합합니다. 업계에서는 “이제 패키징이 곧 시스템 성능”이라는 말이 나올 정도로, 패키징 공정의 역할이 제품의 전기적·물리적 완성도를 결정하는 차별화 요소가 되었습니다[16]. 한때 값싼 조립 공정이었던 후공정이 이제 혁신의 무대로 떠오른 것입니다.

4. 왜 병목은 후공정에서 발생하는가 – 구조적 분석

전공정 vs 후공정의 운영 방식 차이가 병목이 후공정에 집중되는 원인입니다. 반도체 제조의 전공정(웨이퍼 가공)은 수십 년간 높은 자동화와 표준화를 이루어 온 분야입니다. 300mm 웨이퍼 팹은 로봇과 컨베이어에 의해 웨이퍼가 자동 이송되며, 공정 장비마다 글로벌 표준 프로세스가 확립되어 있습니다. 투자여력만 있다면 생산능력을 비교적 체계적으로 확장할 수 있는 구조입니다. 반면 후공정 패키징은 제품별로 패키지 형태와 공법이 다양하고, 과거에는 인력 개입도 많았던 탓에 전공정만큼의 자동화·표준화가 어렵습니다[1]. 예를 들어, 스마트폰용 팬아웃, 서버용 인터포저 패키지, 자동차용 MCU 패키지 등 요구사항이 달라 범용 표준 생산라인을 갖추기가 쉽지 않습니다. 이 말은 곧 수요 변화에 실시간으로 대응하기 어려운 구조적 한계를 뜻합니다. 전공정은 공통된 장비로 다양한 칩 생산이 가능하지만, 후공정은 패키지 유형별로 전용 캐파(capacity)를 확보해야 하므로 융통성이 낮습니다.

캐파 증설의 속도 차이도 병목의 원인입니다. 최근 몇 년간 글로벌 파운드리들은 대규모 자본지출을 통해 첨단 웨이퍼 캐파를 공격적으로 늘렸습니다. 그러나 패키징 캐파 증설은 훨씬 더디게 이루어졌는데, 이는 두 가지 이유입니다. 첫째, 앞서 언급한 낮은 표준화/범용성으로 인해 새로운 패키징 시설을 구축하는 데 시간이 걸립니다. 첨단 패키지 공정을 위한 신규 클린룸, 정밀 본딩/테스트 장비 설치 등은 전공정 팹 증설만큼 복잡한 작업이며, 일부 공정은 사실상 미니 팹에 준하는 기반을 필요로 합니다[17][18]. TSMC의 CoWoS(첨단 인터포저 패키징) 공장을 예로 들면, 웨이퍼 공정에 준하는 인프라와 공정제어 능력이 요구되어 짓는 데 시간이 상당히 소요됩니다[19][20]. 둘째, 후공정 분야는 그간 낮은 수익성으로 인해 선제적 투자 유인이 부족했습니다. OSAT 업체들은 과거 수요에 맞춰 타이트한 캐파 운용을 해왔고, 갑작스런 수요 폭증에 대비한 유휴능력을 갖추지 않았습니다. 그 결과 2020년대 초 AI호황 시기에 웨이퍼는 있는데 패키징이 부족한 현상이 두드러지게 나타났습니다 (예: 2021~2022년 GPU 공급난 때 ABF 기판 부족과 패키지 공정 한계가 생산 병목이었음). 웨이퍼 한 장 증산보다 패키지 한 개 증산이 어렵다는 것이 드러난 것입니다.

후공정 병목이 구조적인 이유는 이러한 제약이 일시적이지 않기 때문입니다. 현재 AI 및 HPC 수요 증가로 인한 첨단 패키징 수요 급증은 단발성이 아니라 지속적인 추세로 보입니다. 주요 반도체 업계 CEO들 모두 “첨단 노드, 첨단 패키지, HBM 등에서 수요가 공급능력 증가 속도보다 훨씬 빠르게 늘고 있다”고 입을 모았습니다[21]. 예컨대 TSMC는 “CoWoS 첨단 패키지 캐파가 2025~2026년까지 꽉 찼다”, “최신 백엔드 캐파가 극도로 타이트하다”라고 이례적으로 직접 언급했으며[22], Nvidia 또한 “TSMC가 만들어주는 만큼 팔리고 있지만 패키징이 병목”이라고 밝혔습니다[23]. 업계의 공격적인 증설 노력에도 불구하고 첨단 패키징은 AI 공급망에서 가장 제약이 심한 파트로 남아 있습니다[20]. 이렇듯 후공정 병목은 단순한 사이클상의 공급 부족이 아니라, 향후 반복적으로 산업의 병목 지점으로 작용할 수 있는 구조적 제약으로 보는 시각이 지배적입니다. 따라서 단기간에 해소되기 어렵고, 가치사슬 전반에 지속적인 영향력을 미칠 가능성이 높습니다.

5. AI·HPC가 후공정 병목을 증폭시키는 메커니즘

최근 AI 및 HPC 반도체 수요의 급증은 후공정 병목 현상을 더욱 부각시키고 있습니다. AI/HPC 칩에는 세 가지 특징이 있습니다: 고전력, 고발열, 그리고 초고대역폭 인터커넥트 수요입니다. 예를 들어 최신 AI 가속기 GPU는 칩 하나에 수백 와트의 전력을 소비하며 막대한 열을 발생시킵니다. 또한 테라바이트/초(TB/s)급 메모리 대역폭과 수만 개의 I/O 신호 연결이 필요합니다. 기존의 전통적 패키징 방식으로는 이러한 요구를 감당하기 어렵습니다. 일반적인 유기 기판 기반 패키지는 전력/신호 배선 밀도와 방열에 한계가 있어, AI 칩이 요구하는 수준의 전력 공급과 데이터 전송을 제공하기 힘듭니다. 특히 AI 가속기에는 HBM과 같은 고대역폭 메모리를 칩 가까이에 배치해 초고속으로 연결해야 하는데, 이것은 오직 실리콘 인터포저를 사용하는 2.5D 패키징이나 3D 적층을 통해서만 가능합니다[24]. CoWoS와 같은 첨단 패키징 기술이 필요한 이유도 바로 기존 패키지로는 불가능한 대량의 칩 간 연결을 가능하게 해주는 플랫폼이기 때문입니다[13]. 또한 AI/HPC 칩은 발열 밀도가 높아 기존 패키지로는 냉각에 한계가 있으나, 첨단 패키징은 칩 배치를 최적화하고 열 경로를 단축하여 보다 효과적인 열관리 솔루션(예: 3D 스태킹시 열 취약 다이를 위로 배치 등)을 구현할 수 있습니다.

AI 수요 증가는 웨이퍼 수요 이상으로 첨단 패키징 수요를 자극합니다. 그 이유는 AI용 반도체 한 개를 만들기 위해 더 많은 후공정 작업과 부품 통합이 필요하기 때문입니다. 예를 들어 하나의 AI GPU 모듈에는 로직 다이 외에도 여러 개의 HBM 메모리 스택이 패키지에 함께 통합됩니다. 로직 웨이퍼를 통해 칩을 찍어내는 것 못지않게, 그 칩들을 패키지 단계에서 연결하고 적층하는 조립 공정이 생산 속도를 좌우하게 됩니다. Nvidia의 최신 AI 칩 사례를 보면, 패키징 공정(CoWoS 인터포저에 칩 결합)이 충분치 않아 칩 생산량이 제한되는 현상이 실제로 발생했습니다[23]. 이렇듯 AI 시대에는 웨이퍼 생산 이후의 통합 작업이 전체 공급량의 병목이 되고 있으며, 고급 패키징 수요는 전통적인 웨이퍼 증설 수요 증가율을 앞지르고 있습니다. 업계 분석에 따르면 AI용 반도체 공급망에서는 패키징 및 HBM 메모리 쪽 제한이 가장 심각하며, 2027년까지 이러한 병목이 계속 산업의 최대 제약으로 작용할 것이라는 전망이 나옵니다[21]. 결국 AI/HPC의 부상은 후공정의 역할을 부각시켰고, 첨단 패키징 능력이 곧 AI 시대 반도체 공급 능력을 좌우하는 지경에 이르렀습니다.

6. 병목이 투자에서 중요한 진짜 이유 – 협상력의 이동

공급망 상에서 병목이 존재할 때, 그 병목 구간에 위치한 플레이어가 막강한 협상력을 갖게 됩니다. 이는 투자 측면에서 매우 중요한 변화입니다. 수요에 비해 공급이 턱없이 부족한 공정을 쥐고 있는 기업은 가격 결정권이 공급자에게 유리하게 돌아서고, 고객사는 울며 겨자먹기로 높은 가격을 지불하거나 선행 투자를 제공해서라도 캐파를 확보하려 합니다. 실제 사례로, TSMC는 AI 칩 수요 폭증을 계기로 2025년부터 첨단 패키징(CoWoS) 서비스 가격을 한꺼번에 1520% 인상하는 조치를 취했습니다[25]. 이는 동년도의 첨단 공정(3nm, 5nm) 가격 인상률 510%보다 훨씬 큰 폭으로, 패키징 병목에 따른 공급자 우위를 보여줍니다. 병목 공정 업체는 풀가동 상태에서 선택적으로 고마진 주문을 받을 수 있고, 부족한 캐파를 무기로 가격 프리미엄을 정당화할 수 있습니다. 반도체 가치사슬에서 후공정이 이렇게 가격 주도권을 가지는 모습은 과거에는 보기 힘들었던 구조적 변화입니다.

또한 병목 구간에 있는 기업은 고객사를 묶어두는 락인(lock-in) 효과와 마진 개선이라는 구조적 이점을 누립니다. 첨단 패키징 기술을 보유한 업체는 제한된 대안으로 인해 주요 고객과 장기공급계약, 선급금 계약을 체결하는 경우가 늘고 있습니다. 예컨대 대형 팹리스/IDM들은 부족한 패키지 캐파를 확보하기 위해 OSAT 혹은 파운드리 패키징 파트너와 전략적 제휴를 맺고 선투자에 나서는 추세입니다. 이는 해당 후공정 기업의 실질적 해자(moat)로 기능하여, 경쟁사가 쉽게 침투하기 어려운 진입장벽과 고객 기반을 형성합니다[26]. 기술적으로도 칩렛 통합, 고밀도 인터포저, 열관리 패키징 등 난이도 높은 분야일수록 소수 업체만 구현 가능한 차별화 기술이 되어 업계내 교섭력이 한층 강화됩니다[26]. 그 결과 병목을 쥔 기업들은 과거 대비 지속적으로 높은 가동률과 이익률을 확보, 가치사슬 내 이윤 분배의 주도권을 행사할 수 있게 됩니다.

한편 시장은 이러한 변화를 가격에 즉각 반영하지 않는 경향이 있습니다. 투자자들은 오랫동안 후공정 분야에 낮은 밸류에이션을 부여해왔고, 최근의 공급 부족 현상을 과거처럼 일시적 사이클 요인으로 오인할 소지가 있습니다. 그러나 앞서 설명했듯 이번 병목은 구조적이며, 단순 증설로 빠르게 해소되기 어려운 장기 트렌드입니다[27]. 시장이 이를 간파하기까지 시차가 발생하여 주가는 변화를 늦게 따라가는 경향이 있습니다. 이는 투자자 입장에서 정보 비효율이 초과수익 기회로 이어질 수 있는 부분입니다. 병목 구간의 기업들이 실적 개선과 함께 재평가(Re-rating)되기까지 시간이 걸릴 수 있으므로, 선제적으로 구조적 변화를 인식한 투자자는 유리한 포지션을 선점할 수 있습니다. 요컨대 후공정 병목의 존재는 산업의 파워 밸런스와 이익 풀(pool)의 배분을 바꾸며, 이는 곧 투자 논리의 변화를 뜻합니다.

7. 투자 프레임으로의 연결 – 누가 기회이고 누가 도태되는가

후공정 병목은 몇 가지 유형의 기업들에게 구조적 기회를 제공합니다. 첫째, 첨단 패키징 기술을 보유한 OSAT 및 파운드리입니다. 전통적으로 저평가받던 패키징 전문 기업들은 이제 고부가가치 공정을 제공하면서 지속 성장 산업으로 재평가될 가능성이 높습니다. 예를 들어 세계 최대 OSAT들은 AI 시대를 맞아 고밀도 패키징 라인을 증설하고 있으며, 이러한 투자가 구조적 성장 동력으로 작용하고 있습니다[28]. 첨단 패키징에 강점을 지닌 기업들은 산업 내 필수 공급자로 자리매김하여 고객 포트폴리오와 수익성이 질적으로 개선될 전망입니다. 둘째, 자체 패키징 역량을 내재화한 IDM/파운드리도 수혜를 볼 수 있습니다. TSMC와 같은 파운드리는 고급 패키징 서비스를 묶음으로 제공하여 고객 락인을 강화하고 추가 매출원을 확보하고 있는데[29][30], 이는 동사(同社)의 전체 가치사슬 지배력을 높이는 효과가 있습니다. 종합하면, 첨단 후공정 기술을 확보한 기업이 투자 측면에서 구조적 프리미엄을 누릴 가능성이 큽니다.

반대로, 이 변화에 적응하지 못하는 기업은 도태 위험에 직면합니다. 구체적으로, 구식 패키징 공정에 머물러 혁신을 못하는 후공정 업체는 향후 낮은 성장이 예상됩니다. 첨단칩 패키징 수요는 폭증하는데 구형 패키지 서비스만으로는 경쟁력이 낮아져, 고객과 매출을 상위 기술 보유 업체에 빼앗길 수 있습니다. 또한 칩렛/적층 트렌드에 대응하지 못하는 반도체 기업도 뒤처질 수 있습니다. 미세공정 의존도가 높은 설계사나 IDM이 패키징 기반 아키텍처 혁신을 도입하지 못하면, 동종 업계의 heterogeneous integration을 도입한 경쟁사 대비 성능·비용 경쟁력에서 밀릴 것입니다[31]. 이는 곧 시장 점유율과 수익성 악화로 이어질 수 있습니다. 한마디로 “패키징을 이해하지 못하는” 기업은 새로운 판에서 불리합니다. 예를 들어 CPU 업계에서 칩렛 구조를 선도한 업체와 그렇지 못한 업체의 경쟁력 격차가 벌어지고, AI 가속기 분야에서도 패키징을 적극 활용하는 기업이 성능 우위를 가져가는 모습이 이를 방증합니다.

투자자가 이러한 산업 구조 변화를 간과하면 몇 가지 판단 오류를 범할 수 있습니다. 첫째, 잘못된 밸류에이션입니다. 후공정 병목의 의미를 모르면 여전히 전공정 기업에만 높은 멀티플을 주고, 패키징 업체의 가치 상승 여력을 놓칠 수 있습니다. 실제로 일부 투자자는 OSAT의 단기 실적 호조를 사이클로 치부해 저평가를 지속하는데, 이는 구조적 변화를 놓친 판단일 수 있습니다. 둘째, 성장 한계에 대한 오판입니다. 투자자가 제품 공급 부족 현상의 원인을 정확히 이해하지 못하면, 잘못된 투자 결정을 내릴 수 있습니다. 예를 들어 A사 칩 생산차질의 원인이 웨이퍼 팹 부족이 아니라 패키징 병목 때문인데도, 엉뚱하게 웨이퍼 증설 기업에 투자한다면 효과적인 베팅이 아닐 것입니다. 마지막으로, 기술 트렌드 변화 무시에 따른 포트폴리오 미스가 발생할 수 있습니다. 반도체 기술의 무게중심 이동(공정 → 아키텍처)을 모르면, 기존의 익숙한 프레임에 따라 잘못된 승자를 선택하거나 미래의 퇴보 기업에 집착하게 될 위험이 있습니다. 결국 투자자는 후공정 병목이라는 구조적 변곡점을 정확히 인지해야 하며, 이를 토대로 가치사슬 재편의 흐름을 읽어내는 안목이 요구됩니다. 이를 간파한 투자 전략만이 새로운 반도체 사이클에서의 알파(Alpha)를 창출할 수 있을 것입니다.

(결론적으로, 반도체 후공정의 병목은 단순한 기술 문제가 아니라 산업 구조와 투자 지형을 바꾸는 게임 체인저라고 할 수 있습니다. 공정 미세화 시대에서 시스템 통합 시대로 전환하는 현재 시점에서, 투자자들은 이 변화를 주목하고 선제 대응해야 할 것입니다.)

출처

[1] [3] [15] [16] Back-End Packaging And Test: From Lessons Learned To Future Innovations
https://semiengineering.com/back-end-packaging-and-test-from-lessons-learned-to-future-innovations/

[2] [9] [14] The growth of advanced semiconductor packaging | McKinsey
https://www.mckinsey.com/industries/semiconductors/our-insights/advanced-chip-packaging-how-manufacturers-can-play-to-win

[4] The Transistor Cliff—Asterisk
https://asteriskmag.com/issues/03/the-transistor-cliff

[5] [6] TSMC Ends Era of Cheap Transistors with 5-10% Price Hikes for Advanced Nodes - EE Times Asia
https://www.eetasia.com/tsmc-ends-era-of-cheap-transistors-with-5-10-price-hikes-for-advanced-nodes/

[7] [26] [31] AI Infrastructure: The Picks and Shovels of the Gold Rush | EODHD APIs Academy
https://eodhd.com/financial-academy/financial-faq/ai-infrastructure-the-picks-and-shovels-of-the-gold-rush

[8] Dennard scaling - Wikipedia
https://en.wikipedia.org/wiki/Dennard_scaling

[10] The Angstrom Era: A Systemic Shift in Semiconductor Innovation from Transistor Scaling to System Co-Design
https://tspasemiconductor.substack.com/p/the-angstrom-era-a-systemic-shift

[11] [12] Chiplets: Unpacking the Future of Advanced Electronics Production - Astute Group
https://www.astutegroup.com/news/general/chiplets-unpacking-the-future-of-advanced-electronics-production/

[13] [19] [20] [21] [22] [27] Inside the AI Bottleneck: CoWoS, HBM, and 2–3nm Capacity Constraints Through 2027
https://info.fusionww.com/blog/inside-the-ai-bottleneck-cowos-hbm-and-2-3nm-capacity-constraints-through-2027

[17] Unlocking Advanced Packaging Capacity - atreg
https://atreg.com/unlocking-advanced-packaging-capacity/

[18] Unpacking Advanced Packaging for AI Semiconductor - Futurum
https://futurumgroup.com/press-release/too-important-to-ignore-unpacking-advanced-packaging-for-ai-semiconductor/

[23] Nvidia CEO says its advanced packaging technology needs are changing | Reuters
https://www.reuters.com/technology/nvidia-ceo-says-its-advanced-packaging-technology-needs-are-changing-2025-01-16/

[24] The Packaging Pivot Driving AI Chip Performance | Innovation | KLA
https://www.kla.com/advance/innovation/the-packaging-pivot-driving-ai-chip-performance

[25] TSMC has price increases of 5-10% for 3nm, 5nm processes and 15-20% for CoWoS packaging in 2025
https://www.tweaktown.com/news/102323/tsmc-has-price-increases-of-5-10-for-3nm-5nm-processes-and-15-20-cowos-packaging-in-2025/index.html

[28] Will AI’s Appetite Overbuild the Backend? Reading the 2026 Capex …
https://medium.com/@Elongated_musk/will-ais-appetite-overbuild-the-backend-reading-the-2026-capex-tea-leaves-d30ac6590a8f

[29] [30] OSAT Consolidation Continues
https://semiengineering.com/osat-consolidation-continues/